Pcie 5.0, både cxl 1.1 och ccix fungerar redan med 32 gt / s per spår

Synopsys demonstrerade sina CXL-lösningar såväl som CCIX 1.1 över PCIe 5.0 på ArmTechCon 2019. Showcase visar att företagets IP är uppe och redo att licensieras av teknologitillverkare.

Synopsys demonstrerade sina CXL-lösningar såväl som CCIX 1.1 över PCIe 5.0

CXL och CCIX är chip-till-chip-sammankopplingsprotokoll för anslutning av processorer till olika acceleratorer som upprätthåller minne och cache-konsistens vid låga latenser. Båda protokollen är utformade för heterogena system som använder traditionella CPU: er i kombination med acceleratorer med skalar-, vektor-, matris- och rumsarkitekturer.

Både CXL 1.0 / 1.1 och CCIX 1.1 använder PCIe 5.0 som går med 32 GT / s per spår och stöder olika länkbredder nativt. Med samma marknadssegment och samma fysiska gränssnitt uppvisar CXL- och CCIX-protokollen många skillnader vad gäller både hårdvara och firmware / programvara och kommer därför att konkurrera med varandra. Samtidigt förbereder kisel IP-leverantörer att stödja både CXL och CCIX eftersom de har ett brett spektrum av kunder.

Synopsys introducerade nyligen sin 16-spåriga DesignWare CXL IP-lösning för SoC: er som kommer att tillverkas med 16nm, 10nm och 7nm FinFET-processteknologier. Paketet innehåller CXL 1.1-kompatibel drivrutin (stöder CXL.io, CXL.cache, CXL.mem-protokoll), kiselprovad PCIe 5.0-drivrutin, kiselprovad PCIe 32 GT / s PHY-drivrutin, RAS och VC Verification IP.

Besök vår guide för marknadens bästa moderkort

Företaget har ännu inte formellt meddelat tillgängligheten av sitt IP DesignWare CCIX 1.1-paket som gör det möjligt att implementera en CCIX 1.1 över PCIe Gen 5 med en hastighet av 32 GT / s, men på ArmTechCon visade företaget att lösningen redan är funktionell, vilket medför många fördelar med avseende på hastighet och kapacitet. Vi håller dig informerad.

Anandtech typsnitt