Mikron och kadens uppdaterar ddr5-status, 36% mer prestanda än ddr4

I början av året höll Cadence och Micron den första offentliga demonstrationen av nästa generations DDR5- minne. Vid ett TSMC-evenemang tidigare denna månad tillhandahöll de två företagen några uppdateringar om utvecklingen av den nya minneteknologin.

Micron och Cadence diskuterar sina framsteg i DDR5-minnet

Huvudfunktionen i DDR5 SDRAM är kapaciteten hos chips, inte bara högre prestanda och lägre strömförbrukning. DDR5 förväntas öka I / O-hastigheterna från 4266 till 6.400 MT / s, med ett matningsspänningsfall på 1, 1 V och ett tillåtet jitterintervall på 3%. Det förväntas också använda två oberoende 32/40 bitars kanaler per modul (utan / eller med ECC). DDR5 kommer dessutom att förbättra kommandobussens effektivitet, bättre uppgraderingsscheman och en större pool av banker för ytterligare prestanda. Cadence fortsätter med att säga att den förbättrade funktionaliteten för DDR5 tillåter 36% högre verklig bandbredd jämfört med DDR4 även vid 3200 MT / s, och en gång 4800 MT / s kommer den faktiska bandbredden att vara 87% högre. jämfört med DDR4-3200. En annan av de viktigaste egenskaperna hos DDR5 kommer att vara densiteten hos monolitiska chips över 16 Gb.

Vi rekommenderar att du läser vårt inlägg på Intel Core 9000-serien stöder upp till 128 GB RAM

Ledande DRAM-tillverkare har redan monolitiska DDR4-chips med en kapacitet på 16 GB, men dessa enheter kan inte leverera extrema klockor på grund av fysiklagarna. Därför har företag som Micron mycket arbete att göra i ett försök att samla höga DRAM-tätheter och prestanda i DDR5-eran. I synnerhet är Micron upptagen med variabel retentionstid och andra atomnivåer, när produktionsteknologierna som används för DRAM når 10-12 nm. Enkelt uttryckt, medan DDR5-standarden rymmer tätheter och bröllopsprestanda, finns det fortfarande mycket magi att göra av DRAM-tillverkare.

Micron räknar med att starta produktionen av 16 Gb-chips med sin "under 18nm" tillverkningsprocess i slutet av 2019, även om detta inte nödvändigtvis betyder att de faktiska applikationerna som har detta minne kommer att finnas tillgängliga i slutet av nästa år. Cadence har redan implementerat DDR5 IP (Controller + PHY) med TSMC: s processorteknologier N7 (7nm DUV) och N7 + (7nm DUV + EUV).

Med tanke på de viktigaste fördelarna med DDR5 är det inte förvånande att Cadence förutspår att servrar kommer att vara de första applikationerna som använder den nya typen av DRAM. Cadence anser att SoC: erna för kunder som använder N7 + -processen kommer att stödja den, vilket i allt väsentligt innebär att chipen bör träffa marknaden 2020.

Techpowerup typsnitt